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Professor Advisordc.contributor.advisorGrimblatt Hinzpeter, Víctor
Authordc.contributor.authorFigueroa Álvarez, Joaquín 
Staff editordc.contributor.editorFacultad de Ciencias Físicas y Matemáticas
Staff editordc.contributor.editorDepartamento de Ingeniería Eléctrica
Associate professordc.contributor.otherAgusto Alegría, Héctor
Associate professordc.contributor.otherBeltrán Maturana, Nicolás 
Admission datedc.date.accessioned2012-10-30T19:09:33Z
Available datedc.date.available2012-10-30T19:09:33Z
Publication datedc.date.issued2012
Identifierdc.identifier.urihttps://repositorio.uchile.cl/handle/2250/111407
General notedc.descriptionIngeniero Civil Electricista
Abstractdc.description.abstractLos circuitos digitales, que juegan un papel crucial en la vida cotidiana, consumen grandes cantidades de potencia lo que es considerado como una situación no deseada, lo que es particularmente cierto para equipos que dependen de baterías como celulares, es por esto que los diseñadores de circuitos así como las herramientas de síntesis utilizan diferentes técnicas con el fin de reducir su consumo de potencia. Una de las técnicas de reducción de potencia mas exitosas es clock-gating cuyo objetivo es reducir el consumo de potencia generado por las transiciones debidas a la señal de clk. La reducción de potencia se logra mediante la inserción de clock-gating cells (celdas de clock-gating) que impiden que la señal de clk llegue a los Flip-Flop cuando el valor de la salida de estos no se espera que cambie. Los diseños basados en Latch, que si bien no son tan utilizados como los diseños basados en Flip-Flop debido a sus complejidades adicionales, todavía son utilizados gracias a ciertos beneficios que presentan las restricciones de timing (timing o sincronización) de los Latch, sin embargo ninguna de las herramientas de síntesis existentes permite la inserción automática de clock-gates para diseños basados en Latches, por lo que los diseñadores de circuitos se ven forzados a insertar las clock-gates de forma manual lo que es ineficiente. El presente trabajo se enfoca en los mecanismos de clock-gating y los requisitos que se deben cumplir para permitir su uso en diseños basados en Latches desde la perspectiva de una herramienta de síntesis, al tiempo que provee de una discusión teórica sobre las diferencias entre Latches y Flip-Flops y como estas diferencias fuerzan los requerimientos de una herramienta de inserción de clock-gates Considerando las restricciones que debieran aplicar para una herramienta de inserción de clock-gates automática enfocada en Latches y utilizando el entorno de desarrollo provisto por Synopsys así como el código existente en la herramienta de síntesis desarrollada por ellos, se desarrolla un prototipo de inserción de clock-gates para Latches como parte de Design-Compiler El prototipo una vez embebido en Design-Compiler es probado en diversos diseños creados con este propósito y un diseño de mayor envergadura provisto por uno de los clientes de Synopsys y que es utilizado durante el desarrollo de circuitos reales, lo cual permite verificar la robustez de la herramienta desarrollada en diseños grandes.es_CL
Lenguagedc.language.isoenes_CL
Publisherdc.publisherUniversidad de Chilees_CL
Keywordsdc.subjectCircuitos integrados digitaleses_CL
Keywordsdc.subjectElectrónica digitales_CL
Keywordsdc.subjectClock gating cellses_CL
Keywordsdc.subjectLatches_CL
Títulodc.titleClock gatting for latch based designes_CL
Document typedc.typeTesis


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