Desarrollo y aplicación de metodología para la evaluación de técnicas de reducción de potencia dinámica en circuitos integrados

Abstract

En la industria de semiconductores actual existe una gran demanda por productos de bajo consumo debido al constante desarrollo de la tecnología móvil, así como aplicaciones con restricciones fuertes de potencia como la computación de alto rendimiento en grandes centros de datos [11]. Por lo tanto, hay una necesidad de producir herramientas EDA (Electronic Design Automation) que optimicen el consumo de potencia de los futuros chips, aplicando técnicas de reducción que apuntan a corregir aspectos cada vez más sutiles en los que se encuentra que se desperdicia energía. Dado que el diseño y fabricación de circuitos integrados es un esfuerzo que requiere de grandes cantidades recursos humanos y económicos, existe un alto nivel de interés por evaluar estos métodos tanto en términos de su efectividad como efecto en otras métricas de calidad de resultados. En el presente trabajo se desarrolla una metodología de evaluación basada en la implemen- tación y simulación de un diseño de pruebas desde su descripción en RTL (Register-Transfer Level) hasta obtener el layout del circuito. Además, se cumple con una serie de requerimientos como permitir la modificación del diseño, flujo de implementación, estímulos de simulación y entregar la mayor flexibilidad en cuanto a instrumentalización para realizar distintos tipos de análisis. Para lograr esto se utiliza el proyecto OpenPiton que consiste en el diseño de un pro- cesador manycore de código abierto. Se genera el flujo de implementación en las herramientas de síntesis que se desea evaluar, asi como flujos de análisis de potencia con herramientas de sign-off especializadas y simulación Full Timing Gate Level de la cual se obtienen datos de actividad de la mayor precisión que se utilizan como referencia en la metodología. Para finalizar se aplica la metodología a dos casos de estudio donde el primero consiste en evaluar el desempeño de un estimador de glitch para la herramienta de síntesis en donde se encuentra que la correlación de actividad de glitch del simulador con respecto a la estimada es alta con un error promedio de 0.04%, y que, sin embargo, la correlación de potencia es baja con un error promedio de 67.68%. Luego para el segundo caso, en el que se evalúan técnicas asociadas a self gating se obtuvo una reducción de potencia de 9.44% al aplicar selección automática de compuerta detectora con un incremento de 1.31% en cobertura de self gating, y al aplicar un flujo alternativo de análisis de potencia se obtiene una disminución promedio de 35.01% en el tiempo que las self gates están activas con una disminución en el error de propagación del 52.65% en promedio, un aumento de cobertura de 4.34% y una reducción de 6.42% de la potencia dinámica.