Reducción de elementos parasitarios en lista de conexiones post-diseño para aplicaciones industriales compatibles con ESP

Abstract

Una vez se termina el proceso de diseñar un circuito integrado, llega la tarea de impri- mirlo , para lo que se obtiene una lista de conexión post-diseño. Esta netlist contiene cada uno de los elementos necesarios para el funcionamiento del circuito, pero también con los llamados elementos parasitarios, la aparición de estos elementos responde a las distintas interacciones y características eléctricas de los componentes del circuito. Para ayudar en todo el proceso relacionada con el desarrollo de circuitos integrados, em- presas se han dedicado al desarrollo de softwares especializados, entre ellas se encuentra Sy- nopsys. Dentro de las múltiples herramientas que desarrollan se encuentra Embedded Symbolic Processor o ESP por sus siglas en inglés, que corresponde a una herramienta de verificación formal. Las listas de conexión post-diseño, al incorporar los mencionados elementos parasi- tarios, traen complicaciones durante el proceso de verificación. Este trabajo tiene como objetivo incorporar un método de reducción parasitaria que per- mita mejorar la calidad de la verificación realizada por la herramienta ESP. Para lo anterior todo inicia con una investigación bibliográfica, en búsqueda de los distintos métodos de reduc- ción de orden existentes, a esto se le suma el estudio relacionado sobre la propia herramienta y las distintas alternativas de representación de circuitos. Luego se presenta una colaboración con otro equipo que cuenta con su propia herramienta de reducción, esto con la idea de comprobar la mejora en el desempeño de ESP reduciendo o eliminando elementos parasitarios. Para las pruebas relacionadas se utilizaron dos librerías distintas, cada una con más de 150 elementos para verificar. Avalados por los resultados entregados por la herramienta de StarRC, se da inicio al de- sarrollo de una solución propia de ESP, en búsqueda de eliminar, no reducir, los elementos parasitarios que se encuentran conectados entre las fuentes de voltajes del circuito y los tran- sistores. Los resultados la colaboración entre ESP y StarRC sorprendieron tanto que, para los clientes que cuentes con ambas licencias, la herramienta de reducción de StarRC se incorporó al flujo de ESP. Esta incorporación trae consigo una mejora de un %58 en los tiempos de verificación cuando solamente se eliminan los elementos parasitarios ligados a las fuentes de voltaje y un %99 de mejora si se realiza una reducción completa. El desarrollo e implemen- tación de una solución propia de ESP, pensado en no depender de otra herramienta ni en las licencias que puede tener el cliente, sigue en pie.